記事 ID: 000086912 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/25

インテル® Arria® 10 および インテル® Stratix® 10 EMIF IP デザイン例におけるトラフィック・ジェネレーター・ステータス信号の動作は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    外部メモリー・インターフェイスインテル® Arria® 10 FPGA
    外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

ビットエラーがなく、特定のサイクル数のテストループがある場合、 traffic_gen_pass 信号は高くなります。無限ループ・テスト・モードでは、 traffic_gen_pass 信号は決して高くなることはありません。

テストが実行されるループ数に関係なく、pnf_per_bit (pnf = pass not fail) 信号が低くなるたびに、traffic_gen_fail信号は高くなります。

トラフィック・ジェネレーターの問題により、タイムアウトが発生すると、 traffic_gen_timeout 信号は高くなります。

解決方法

インターフェイスがキャリブレーションに失敗した場合、すべてのトラフィック・ジェネレーター・ステータス信号は低いままです。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA

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