詳細
インテル® Quartus® Prime Pro ソフトウェア・バージョン 19.1 以前の問題により、インテル Stratix® 10 ハード・プロセッサー・システム (HPS) プロジェクトのデバイス構成が失敗する可能性があります。このプロジェクトは、HPS EMIF IP PLL リファレンス・クロックと RZQ ピンの無効なピン配置により、コンパイルを誤ってパスすることがあります。
解決方法
インテル® Stratix® 10 HPS EMIF インターフェイスでは、PLL リファレンス・クロックと RZQ ピンを、アドレスおよびコマンド信号とともに IO バンク 2M に配置する必要があります。このピンアウトの制限に従わない場合、FPGA構成は失敗します。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.2 以降、ピン配置要件に準拠していない場合、コンパイル中にエラーを報告することで修正されています。HPS EMIF ピンの配置制限に関する詳細については、 外部メモリー・インターフェイス インテル Stratix 10 FPGA IP ユーザーガイド を参照してください。
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 より前のリリースで現在デバイス・コンフィグレーションFPGA渡しているデザインがあり、バージョン 19.2 以降 インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのコンパイルで失敗した場合、HPS EMIF デザインを変更する必要はなく、回避策が必要になります。
詳細については、インテルにお問い合わせください。