記事 ID: 000086863 コンテンツタイプ: エラーメッセージ 最終改訂日: 2019/02/21

エラー: 内部エラー: (<signal name=""> =&gt; <signal name="">) 内部エラー: 標準ロジック: std_logic ポート/信号は幅 1 でなければなりませんが、<n></n>されました</signal></signal>

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 アップデート 1 以前の問題により、プラットフォーム・デザイナー・システムの生成時にこのエラーが表示されることがあります。このエラーは、プラットフォーム・デザイナー・システムに汎用コンポーネントが含まれている場合に発生します。

解決方法

この問題を回避するには、プラットフォーム デザイナーでコンポーネントを選択し、[コンポーネントのインスタンス化] タブを選択します。各信号の幅を 1 に変更してから、幅を元の値に戻し、HDL を生成します。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 3 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 GX FPGA

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