記事 ID: 000086862 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/06/18

バスの出力イネーブル / ディスエーブル時間がバスのすべてのビットの最小値となるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.1 の問題により、出力イネーブル / ディスエーブル・タイムは、バスビットの最大値を表示するのではなく、最小遅延を報告します。この問題は、インテル® Stratix® 10 デバイスを対象とする場合に発生します。

    解決方法

    この問題を回避するには、集約されたデータ・バス・ビットを展開し、最大遅延値を手動で識別します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.3 以降で修正されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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