記事 ID: 000086860 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/14

インテル® Stratix® 10 デザインで機能エラーが発生する原因について

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 18.1 以前のバージョンで問題が発生したため、インテル® Stratix® 10 デザインに機能エラーが生じる可能性があります。この問題は、ピンの回転中に 7 または 8 個の入力 LUT が正しく最適化されていない場合に生じます。

    解決方法

    この問題を回避するには、インテル Quartus Prime 開発ソフトウェア・プロ・エディション・バージョン 18.0 Update 1 または 18.1 用のパッチをダウンロードしてインストールしてください。

    以下の該当するリンクから 18.0 Update 1 用 Patch 1.44 をダウンロードしてインストールします。

    以下の該当するリンクから 18.1 用 Patch 0.33 をダウンロードしてインストールします。

     

    この問題は、インテル Quartus Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 Update 1 以降修正されています。

    すでに生産中のデザインについては、スクリプト lut8_iobuf_qsh_v3.tcl をダウンロードして実行し、コンパイル済みのデザインがこの問題の影響を受けているかどうかを確認してください。

    • コマンド -> quartus_sh -t lut8_iobuf_qsh_v3.tcl -project < -revision -npaths 100 -debug 0 -check_lutmasks -vo_file simulation/modelsim/.vo
    • 出力 -> lut8check.rpt、io4.rpt、paths.csv

    lut8check.rpt は影響を受ける LUT を報告します。このレポートに「不正なビット設定が含まれている可能性のある 0 個の LUT が見つかりました」と記載されている場合、コンパイルされたデザインは安全です。デザインに影響がある場合、この問題が発生した LUT がレポートに表示されます。

    ioインテル® Quartus®.rpt および paths.csv は、KDB で説明されているタイミングモデルの変更の影響を受けるパスを報告します 。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 18.0 Update 1 および 18.1 では、インテル® Stratix® 10 タイミングモデルが正しいですか?

      

     

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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