詳細
インテル® Quartus® Prime 開発ソフトウェア・バージョン 16.0 以降の問題により、デザインにFAST_INPUT_REGISTER、FAST_OUTPUT_REGISTER、または課題をFAST_OUTPUT_ENABLE_REGISTERするときにこのエラーが表示されることがあります。原因は、derive_pll_clocks制約の処理です。
解決方法
エラーを回避するには、以下の手順に従ってください。
1: ユーザー SDC ファイルから「derive_pll_clocks」制約をコメントアウトする
2: quartus_fitプランを実行
3: ユーザー SDC ファイルから「derive_pll_clocks」制約のコメントを解除
4: quartus_sta -s を実行
4.1: run project_open<>
4.2: 計画create_timing_netlist -snapshot を実行 (またはスタンダード・エディションの場合は -post_map)
4.3: read_sdc実行
4.4 write_sdc実行 -expanded.sdc
4.5 exit
5: 手順 4 から expanded.sdc を編集し、set_clock_uncertainly制約をすべて削除します。
6: 手順 5 で QSF ファイルを編集し、元の SDC を expanded.sdc に置き換えます。
7: quartus_fitをもう一度実行する
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの 18.1 バージョンで修正されました。