記事 ID: 000086819 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/06/10

インテル® Stratix® 10 DDR4 EMIF IP を使用する際、タイミング・アナライザーのクロックレポートで制約のないクロックが報告されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PLL リファレンス・クロック・ワイヤーが I/O 列の未使用 PLL にルーティングされ、フィッターがそれらをクロックリソースとして認識するため、PLL リファレンス・クロックが複数の インテル® Stratix® 10 EMIF IP 間で共有されている場合、タイミング・アナライザー・クロック・レポートに制約のないクロックが報告されることがあります。

    例えば、以下のような制約のないクロック メッセージが表示される場合があります。

    emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ;ベース;制約;

    解決方法

    これらの制約のないクロックはデザイン内で使用されないため、無視してかまいません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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