詳細
インテル® Prime 開発ソフトウェア・バージョン 17.1 以前インテル® Quartus®問題により、Altera® PLL は、Arria® V、Cyclone® V、Stratix® V デバイスで手動スイッチオーバー ・モードを使用する際に、基準クロック入力の切り替えに失敗する場合があります。 この問題が発生した場合、PLL Alteraは、extswitch 信号のステータスに関係なく、常に 2 つの基準クロックのいずれかを選択します。
この問題が発生するかどうかはフィッターレポートで確認できます。 フィッターレポートの PLL 使用概要 の PLL Refclk Select を参照してください。 PLL 基準クロック入力 0 ソースと PLL 基準クロック入力 1 ソースがあります。 問題が発生した場合、同じクロック信号が両方に正しく接続されていません。 問題が発生しない場合、それぞれ 2 つの異なるクロック信号が接続されます。
解決方法
2 個の基準クロック入力ピンの位置を変更すると、この問題が回避できます。
- 2 個の基準クロック入力ピン位置を交換
- (例)clock_a信号を clk0 入力に接続し、現在 clk1 入力に信号をclock_bする場合、clock_a信号を clk1 入力に接続し、信号を clk0 入力にclock_bします。
- 2 つの基準クロック入力ピン位置のいずれかまたは両方を変更する
- (例)clock_a信号を clk0 入力に接続し、現在 clk1 入力に信号をclock_bする場合は、s cedarl clock_b clk3 入力に接続します。
これらの回避策で問題が改善されない場合、またはリファレンス・クロック入力ピンの位置を変更できない場合は、mySupport を通じてサービスリクエストを提出してください。