記事 ID: 000086802 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2018/09/28

Stratix® 10 FPGA シリアル・フラッシュ・メールボックス・クライアント IP コアの読み出しデータ FIFO に格納されているデータを JTAG ホストでどのように読み込むことができますか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Mailbox Client インテル® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

読み出しデータ FIFO には、Stratix® 10 FPGA シリアル・フラッシュ・メールボックス・クライアント IP コアの「rd_mem」バスを介してアクセスできます。読み出しデータ FIFO に格納されているデータを読み取るには、「 rd_mem」 バスからデータを読み込む必要があります。開始アドレスと読み取ることができるアドレスのリストについては、プラットフォーム・デザイナーで IP rd_mem のベースアドレスと終了アドレスを参照してください。

読み取り操作フローの詳細については、 『Stratix® 10 FPGA シリアル フラッシュ メールボックス クライアント IP コア ユーザー ガイド』を参照してください。

解決方法

読み取り操作フローの詳細については、 Stratix® 10 FPGAシリアル フラッシュ メールボックス クライアント IP コア ユーザー ガイドを参照してください。

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インテル® Stratix® 10 FPGA & SoC FPGA

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