記事 ID: 000086802 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2018/09/28

Stratix® 10 FPGA シリアル・フラッシュ・メールボックス・クライアント IP コアの読み出しデータ FIFO に格納されているデータを JTAG ホストでどのように読み込むことができますか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Mailbox Client インテル® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

読み出しデータ FIFO には、Stratix® 10 シリアル・フラッシュ・メールボックス・クライアント IP コアの「rd_mem」バスを介してアクセスできます。読み出しデータ FIFO に格納されているデータを読み取るには、「 rd_mem」 バスからデータを読み込む必要があります。開始アドレスと読み取ることができるアドレスのリストについては、プラットフォーム・デザイナーで IP rd_mem のベースアドレスと終了アドレスを参照してください。

読み取り操作フローの詳細については、 Stratix® 10 シリアル・フラッシュ・メールボックス・クライアント IP コア・ユーザーガイドを参照してください。

解決方法

読み取り操作フローの詳細については、 Stratix® 10 シリアル・フラッシュ・メールボックス・クライアント IP コア・ユーザーガイドを参照してください。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。