記事 ID: 000086752 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2017/12/28

固定データ・パターン向けに、インテル Arria® 10 EMIF IP デザイン・トラフィック・ジェネレーターの例を変更する方法を教えてください。

環境

    インテル® Quartus® Prime 開発ソフトウェア
    外部メモリー・インターフェイスインテル® Arria® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Arria® 10 EMIF サンプルデザインを生成する場合、トラフィック・ジェネレーターは事前定義された PRBS トラフィック・パターンで実装されます。さらなるデバッグには、固定データパターンを使用することが有用な場合があります。

解決方法

デフォルトの PRBS データパターンは、altera_emif_avl_tg_lfsr_wrapper.sv ファイル内にある LFSR (リニア・フィードバック・シフト・レジスター) を使用して実装されます。元のコードをコメントアウトし、必要なデータパターンに変更します (以下の例を参照)。

生成
genvar i;
for (i = 0;i < NUM_LFSR; i)
開始: lfsr_gen
altera_emif_avl_tg_lfsr # (
// .幅 (LFSR_WIDTH)
// .シード (SEED* (3 1) i)
) lfsr_inst (
.clk (clk)
.reset_n (reset_n)
.enable (有効)
.data (lfsr_data[((i1)*LFSR_WIDTH-1):(i*LFSR_WIDTH)])
// );
終わり
エンドジネレート

always_ff @(clk またはネゲッジ・reset_n)
開始
(!reset_n) 始まる場合
lfsr_data <= 256'H000000FFFFFF0000000FFFFFFFF000000FFFFFF000000FFFFFF000000FFFFFFFF;
end else (有効) が始まる場合
lfsr_data <= ~ lfsr_data;
終わり
終わり

関連製品

本記事の適用対象: 1 製品

インテル® Arria® 10 FPGA & SoC FPGA

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