記事 ID: 000086747 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2018/10/10

JTAG ホストを備えた インテル Stratix 10 FPGA向けに、シリアルフラッシュ Mailbox Client インテル® FPGA IP コアの®書き込みデータ FIFO にデータを事前に格納する方法を教えてください。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    書き込みデータ FIFO は、インテル® Stratix® 10 FPGAs向けのシリアルフラッシュ Mailbox Client インテル® FPGA IP コア内の「wr_mem」バスを参照しています。データを書き込みデータ FIFO に事前に格納するには、「wr_mem」バスにデータを書き込む必要があります。書き込み可能 なアドレスの 開始アドレスとリストについては、プラットフォーム・デザイナーで IP wr_memのベースアドレスと終了アドレスを参照できます。

     

     

    解決方法

    書き込み操作フローの詳細については、インテル Stratix 10 FPGAs向けのシリアルフラッシュ Mailbox Client インテル® FPGA IP コア・ユーザーガイド を参照してください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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