DDR4 デザイン例プロジェクトのデータ幅は 72 ビットで、ALERT_Nピンは DQS グループ 8 に配置されます。
データ幅の狭いインターフェイスが必要な場合、エラーを回避するために DDR4 IP パラメーター・エディターでALERT_Nピンの位置を変更する必要があります。
デザイン例プロジェクトを変更するには、2 つの方法があります。
方法 1: DQS グループ 0 の ALERT# の配置
1) DDR4HiLo プリセット付き Arria® 10 GX FPGA開発キット を使用して、[DDR4 IP メモリー ] タブの [ALERT# パラメーターの DQS グループを DQS グループ 0 に変更し 、DQ 幅 を必須値に設定します。
2) [DDR4 IP デザイン例 ] タブで、[ターゲット開発キット ] の [ボードの選択] パラメーターを [Arria 10] FPGA開発キット (DDR4 HiLo搭載) に設定します。
3) サンプルデザイン・プロジェクトを生成します。
4) DDR4 サンプル・デザイン・プロジェクトを開いた後で、qsf ファイルまたは Quartus® Prime アサインメント・エディターでこれらのピン位置を変更します。
- DQS グループ 8 のピン位置を DQS グループ 0 に変更します。次のピン位置に DQS グループ 0 信号を配置します。
emif_0_mem_mem_dqs[0] D33
emif_0_mem_mem_dqs_n[0] C34
emif_0_mem_mem_dbi_n[0] A32
emif_0_mem_mem_dq[7:0] A33、B32、D32、C33、B33、D34、C35、E34 (注文は重要ではありません)
- 必要のない DQS グループのピン位置の割り当てを無効または削除します。
5) トップレベルのプロジェクトファイル (ed_synth_top.sv) で、信号、emif_0_mem_mem_dq、emif_0_mem_mem_dqs、emif_0_mem_mem_dqs_nの inout wire ステートメントのバス幅emif_0_mem_mem_dbi_n変更します。
例えば、32 ビット幅のインターフェイス・プロジェクトでは、これらは次に設定されます。
inout wire [3:0] emif_0_mem_mem_dbi_n、
inout wire [31:0] emif_0_mem_mem_dq、
inout wire [3:0] emif_0_mem_mem_dqs、
inout wire [3:0] emif_0_mem_mem_dqs_n、
6) プロジェクトをコンパイルします。
方法 2: アドレス/ コマンド I/O バンクへの ALERT# の配置
1) DDR4 HiLo プリセット付きArria 10 GX FPGA開発キット を使用して、DDR4 IP メモリー タブで DQ 幅 を必要な値に設定し、ALERT# ピン配置設定を次に変更します。
ALERT# ピンの配置 = アドレス / コマンドピンを備えた I/O レーン
ADDRESS/Command I/O Lane of ALERT# = 3
ALERT# のピンインデックス = 0
2) [DDR4 IP デザイン例 ] タブで、[ターゲット開発キット ] の [ボードの選択] パラメーターを [Arria 10] FPGA開発キット (DDR4 HiLo搭載) に設定します。
3) サンプルデザイン・プロジェクトを生成します。
4) DDR4 サンプル・デザイン・プロジェクトを開いた後で、qsf ファイルまたは Quartus® Prime アサインメント・エディターで不要な DQS グループのピン位置アサインメントを無効または削除します。
5) トップレベルのプロジェクトファイル (ed_synth_top.sv) で、信号emif_0_mem_mem_dbi_n、emif_0_mem_mem_dq、emif_0_mem_mem_dqs、emif_0_mem_mem_dqs_nの inout wire ステートメントのバス幅を変更します。
例えば、16 ビット幅のインターフェイス・プロジェクトでは、これらは次に設定されます。
inout wire [1:0] emif_0_mem_mem_dbi_n、
インアウトワイヤー [15:0] emif_0_mem_mem_dq、
inout wire [1:0] emif_0_mem_mem_dqs、
inout wire [1:0] emif_0_mem_mem_dqs_n、
6) プロジェクトをコンパイルします。