記事 ID: 000086689 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/09/11

DCP1.2 OpenCL BSP デザインでホールド・タイミング違反が発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® FPGA SDK for OpenCL™ プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    DCP1.2 OpenCL BSP デザインをコンパイルすると、小さなホールド・タイミング違反が生じる場合があります。

     

    解決方法

    このホールド・タイミング違反は、DCP1.2 OpenCL BSP デザインの機能上の問題を引き起こしません。

    この問題は、DCP 1.2.1 OpenCL BSP デザインで修正されています。

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    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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