記事 ID: 000086659 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/06/24

プロトコル経由コンフィグレーション (CvP) 周辺イメージのコンフィグレーション時間が、PCIe 100ms のパワーアップからアクティブまでの時間の要件を超えるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 21.2 では、CvP PCIe リンクが Intel Agilex® 7 デバイスで正しく列挙できない場合があります。これは、周辺イメージの設定時間が PCIe のパワーアップからアクティブへの 100 ミリ秒の要件を超えているためです。

    解決方法

    この問題を回避するには、FPGAが正常に構成されたら、PCIe リンク を再列挙 します。

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 21.3 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。