記事 ID: 000086659 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/06/24

プロトコル経由コンフィグレーション (CvP) 周辺イメージのコンフィグレーション時間が、PCIe 100ms のパワーアップからアクティブまでの時間の要件を超えるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 21.2 では、CvP PCIe リンクが Intel Agilex® 7 デバイスで正しく列挙できない場合があります。これは、周辺イメージの設定時間が PCIe のパワーアップからアクティブへの 100 ミリ秒の要件を超えているためです。

    解決方法

    この問題を回避するには、FPGAが正常に構成されたら、PCIe リンク を再列挙 します。

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 21.3 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
    インテル® Agilex™ I シリーズ FPGA & SoC FPGA

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