記事 ID: 000086615 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/05

DDR4 alert_n信号のプルアップ抵抗ガイドラインとは?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    外部メモリー・インターフェイスインテル® Arria® 10 FPGA
    外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

推奨は、DDR4 alert_n信号用に 1.2V に 1.2V の 10k の 10k 抵抗から始め、FPGA I/O バッファー LOM および VIH 仕様を満たしている限り、抵抗を別の値に調整することができます (I/O 規格仕様のFPGAデバイス・データシートを参照)。
ボード・シグナル・インテグリティー・シミュレーションを実行して最適な設定を検証します。

関連製品

本記事の適用対象: 2 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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