クリティカルな問題
Quartus® Prime 開発ソフトウェア・バージョン 18.1 以前の問題により、Arria® 10 PHYLite IP が 48 ビット出力インターフェイスとして構成され、[ 出力ストロボを使用 ] オプションが無効になっている場合、以下のようなエラーが表示されることがあります。
インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションでは、
エラー (10198): phylite_io_bufs.sv(1078) での Verilog HDL エラー : パーツ選択の方向がプレフィックス インデックスの方向と反対です
エラー (12152): ユーザー階層 "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs" について詳しく説明できません
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでは、
エラー (13437): ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195) での Verilog HDL エラー : パーツ選択の方向がプレフィックス インデックスの方向と反対です
エラー (13224): ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195) での Verilog HDL または VHDL エラー : インデックス 48 が 'group_data_out_n' の範囲外です [47:0]
これらのエラーを回避するために、Arria® 10 PHYLite IP を 47 ビット以下のデータ幅インターフェイスとして構成できます。
この問題は、Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。