記事 ID: 000086613 コンテンツタイプ: エラーメッセージ 最終改訂日: 2019/03/15

エラー (10198): phylite_io_bufs.sv(1078): part-select の方向がプリフィクスインデックスの方向とは逆にある場合 Verilog HDL エラー

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • パラレル・インターフェイスの PHY Lite インテル® Arria® 10 FPGA
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime ソフトウェア・バージョン 18.1 以前のバージョンで問題が発生したため、出力 ストロボ 使用オプションを無効にして インテル Arria® 10 PHYLite IP を 48 ビット出力インターフェイスとして設定すると、以下のようなエラーが表示されることがあります。

     

    インテル Quartus Prime 開発ソフトウェア・スタンダード・エディションでは、

    エラー (10198): phylite_io_bufs.sv(1078): part-select の方向がプリフィクスインデックスの方向とは反対です

    エラー (12152): ユーザー階層「ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs」

     

    インテル Quartus Prime 開発ソフトウェア・プロ・エディションでは、

    エラー (13437): ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): part-select 方向がプリフィクスインデックスの方向とは反対

    エラー (13224): ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): インデックス 48 が「group_data_out_n」の範囲外である [47:0]

    解決方法

     

    これらのエラーを回避するために、インテル® Arria® 10 PHYLite IP は 47 ビットまたはそれより小さいデータ幅インターフェイスとして設定できます。

    この問題は、インテル Quartus® Prime ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。