記事 ID: 000086607 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/05/09

インテル® Stratix® 10 チップ ID IP コアがユーザーモードですべてのゼロを読み取るのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • チップ ID インテル® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    ユーザーモードでインテル® Stratix® 10 チップ ID IP コアをリセットから取り出すと、「data_valid」信号が発生しても「chip_id」ポートに出力されない場合があります。これは、インテル Quartus® Prime 開発ソフトウェア・プロ・バージョン 17.1 でコンパイルされたデザインで見られる場合があります。

    解決方法

    インテル Stratix 10 個のデバイスから固有のチップ ID を読み出す方法

    • チップ ID IP コアをリセットするには、初期状態で Assert Reset を実行します。
    • 「容易」ポートで -> 低移行をトリガーして、IP コアへの読み取りコマンドを 1 つ開始します。
    • 「容易」ポートを使用して、ユーザーモードで複数のリードをトリガーします。

    この問題は、インテル Quartus Prime 開発ソフトウェア・プロ・バージョン 18.0 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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