記事 ID: 000086557 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/10/05

ピンプランナーの V36 および V81 パッケージ向け MAX10 の上面図がパッケージ外形図と異なるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 15.0 Update 1 以前の問題により、ピンプランナーに表示されている V36 パッケージと V81 パッケージのMAX®10 デバイスの上面図と底面図がスワップされます。

    デバイスのピン配列に影響はありません。V36 および V81 パッケージの図面とケイデンスのシンボルが正しい。

    解決方法

    インテル® Quartus® II ソフトウェア・バージョン 15.0 アップデート 2 で、上部および下部のピン位置が修正されました。

    I/O バンク・ラベルと赤いドットインジケーターの位置は、今後のインテル® Quartus® II ソフトウェアで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® MAX® 10 FPGA

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