記事 ID: 000086516 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/12/20

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 18.0 Update 1 および 18.1 では、インテル® Stratix® 10 タイミングモデルが正しいですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    いいえ、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.0 Update 1 および 18.1 のインテル® Stratix® 10 タイミングモデルには、小さな相互関係があります。これは、インテル Quartus Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 Update 1 で修正されています。

    これらのデザインシナリオは影響を受ける可能性があります。

    • ソース同期クロックを使用するデザイン
    • IOPLL 向けリファレンス・クロックと出力クロック間の転送を備えたデザイン
    • 異なるリファレンス・クロックを備えた異なる IOPLL からの出力クロック間転送を備えたデザイン

    ほぼすべてのデザインでタイミング遅延の変更が発生しますが、コモン・クロック・クリストシミリス除去 (CCPR) または転送が非同期であるため、ほとんどの転送は影響を受けません。

    解決方法

    インテル Stratix 10 デザインは、インテル Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 Update 1 またはパッチ適用済みバージョンの 18.0 Update 1 または 18.1 でタイミングを変更する必要があります。

    以下の該当するリンクから Patch 1.45 for 18.0 Update 1 をダウンロードしてインストールします。

    以下の該当するリンクから 18.1 用 Patch 0.31 をダウンロードしてインストールします。

    すでに生産中のデザインの場合:

    1. スクリプト lut8_iobuf_qsh_v3.tcl をダウンロードして実行し、コンパイルされたデザインがこの問題の影響を受けているかどうかを確認します。

    コマンド -> quartus_sh -t lut8_iobuf_qsh_v3.tcl -project < -revision -npaths 100 -debug 0 -check_lutmasks -vo_file simulation/modelsim/.vo

    出力 -> lut8check.rpt、io4.rpt、paths.csv

    iovx.rpt と paths.csv は、タイミングモデルの変更の影響を受けるパスを報告します。

    2. 影響を受けていると特定されたパスがない場合は、何も実行する必要はありません。

    3. 影響を受けていると特定され、インテル Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 以前を使用しているパスがある場合、インテル Quartus Prime 開発ソフトウェア・プロ・エディション・バージョン 1 または 18.1 のパッチ適用済みバージョンを使用して、タイミング分析を再実行してください。

    A。      十分なマージンがない場合は、デザインを再コンパイルします。
    B。     十分なマージンがある場合は、何も実行しないを選択できます。
     
    タイミング解析を再実行する手順:
    1. 18.0.1 用パッチ 1.45 またはパッチ 0.31 for 18.1 をダウンロードしてインストールします。
    2. インテル Quartus Prime 開発ソフトウェア・プロ・エディションのパッチ適用済みバージョンを使用してデザインを開きます。
    3. ツール -> タイミング・アナライザー とオープン・タイミング・アナライザー にアクセスします。
    4. 次のコマンドを実行します。
    A。      create_timing_netlist -model slow -force_dat
    B。      read_sdc
    c. update_timing_netlist
     
    lut8check.rpt が KDB で説明されている問題の影響を受けている LUT を報告 インテル® Stratix® 10 デザインで機能エラーが 発生する原因についてこのレポートに「不正なビット設定の可能性がある 0 個の LUT が見つかりました」と記載されている場合、コンパイルされたデザインは安全です。デザインに影響がある場合、この問題が発生した LUT がレポートに表示されます。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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