記事 ID: 000086496 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2012/09/11

Quartus® II ソフトウェア・バージョン 9.1 以降では、Cyclone III フルレート DDR2 SDRAM ハイパフォーマンス・コントローラー II で高いクロックレートを達成するにはどうすればよいですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

システムを設計した場合:

1. Quartus ベース® II ソフトウェア・バージョン 9.0 DDR2 SDRAM フルレート列 I/O のCycloneの仕様® III デバイスおよび

2. Quartus® II ソフトウェア 9.1 に移行し、DDR2 SDRAM ハイパフォーマンス・コントローラー II を使用するようにデザインを変更した後

コアのタイミングエラーとパフォーマンスが低下することがあります。

 

より高いクロックレートを達成し、コアタイミング違反を取り除くためには、以下のガイドラインを考慮してください。

I. AFI ベースの PHY を使用していることを確認します。

II. Quartus® II ソフトウェアで[アサインメント]プルダウンをクリックし、[設定] を選択します。

 

    1. 物理合成の最適化 をクリックします。

 

        A。作業レベルを Extra に設定します。

        B。[パフォーマンスの最適化] セクションで、すべてのオプションを有効にします。

 

    2. [解析と合成設定] をクリックし、[最適化手法] を [速度] に設定します。

 

III. ボードの再レイアウトを実行する必要がある場合は、すべてのインターフェイスピンが片側 (上部または下部) に配置されていることを確認します。

関連製品

本記事の適用対象: 1 製品

Cyclone® III FPGA

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