記事 ID: 000086473 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/10/29

ハード・プロセッサー・システムインテル® Stratix® 10 FPGA IP の [FPGA から HPS へのブリッジアドレス幅] ドロップダウンで最大 40 ビットのアドレス指定が可能なのはなぜですか。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    ハード・プロセッサー・システム インテル® Stratix® 10 FPGA IP の [FPGA インターフェイス] タブにある [HPS FPGA AXI ブリッジ] セクションの [HPS へのFPGA] サブ・インターフェイス・セクションにある [ブリッジ アドレス幅] ドロップダウンでは、最大 40 ビットのアドレスを指定できます。ただし、FPGAから見えるHPSアドレスマップは128GBまたは37ビットのみです。

    解決方法

    インテル® Stratix® 10 HPS インターコネクトでは、高位ビットは使用可能ですが、無視されます。このブリッジにアクセスするマスターは、これらのビットを使用しないでください。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション / スタンダード・エディションのバージョン 20.1 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 TX FPGA

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