記事 ID: 000086385 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/19

インテル QUARTUS Prime Pro バージョン 20.4 以前のバージョンで ACE-Lite インターフェイスを使用している HPS デザインで HPS とFPGA間のキャッシュ・コヒーレンシーの問題が生じるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル© Quartus© Prime 開発ソフトウェア・プロ・エディション 20.4 以前のバージョンで問題が発生しているため、間のトランザクションで不正な AXI 信号値が表示されることがあります。
    ARM® AMBA® AXI ACE-Lite マネージャーは、ARM AXI ACE-Lite プロトコルを使用して、HPS FPGAから SOC ブリッジやAvalon®エージェントなど、プラットフォーム・デザイナーの他のロジックに接続します。  これは、実行時にキャッシュ・コヒーレンシー・エラーと見なされる場合があります。

    解決方法

    この問題を解決するために、インテル® Quartus® Prime Pro ソフトウェア・バージョン 20.4 用のパッチ 0.28 が利用可能です。  次からパッチをダウンロードしてインストールします。
    以下の関連リンクからデザインを再コンパイルしてください。

    quartus-20.4-0.28-linux.run

    quartus-20.4-0.28-windows.exe

    quartus-20.4-0.28-readme.txt

    この問題は、インテル© Quartus© Prime 開発ソフトウェア・プロ・バージョン 21.1 で修正されています。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
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