記事 ID: 000086381 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/19

バージョン 20.4 以前の インテル Agilex® 7 FPGA SoC デザインで HPS とFPGA間にキャッシュ・コヒーレンシーの問題インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション生じるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 20.4 以前の問題により、SOC ブリッジへのFPGAを介したトランザクションでは、インテル Agilex® 7 FPGA SoC デザインでキャッシュ・コヒーレンシー・エラーが発生する可能性があります。

解決方法

この問題を回避するパッチが you-boot-socfpga 向けにリリースされ、https://github.com/altera-opensource/u-boot-socfpga で利用可能です。

次の拠点から始まります。

https://github.com/altera-opensource/u-boot-socfpga

V2020.10

  • HSD #14012926793: キャッシュ: ncore: スヌープ フィルターを無効にする
  • コミット日: 2021年3月31日
  • コミット ID c79c23c6201819ca32b6739eff2e2b25e19f6624

このパッチは、後のブランチに含まれています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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