記事 ID: 000086341 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/06/23

インテル® Stratix® 10 10GBASE-KR PHY IP コアを使用している際にハードウェアで機能エラーが発生する原因

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 10GBASE-R PHY インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.1 以降の問題により、インテル® Stratix® 10 10GBASE-KR PHY IP コアを使用するとハードウェア・エラーが発生する場合があります。

    この問題は、自動生成されるインテル® Stratix® 10 10GBASE-KR PHY IP コア Synopsys Design Constraints (SDC) ファイルのタイミング制約が正しくないために発生します。IP のxgmii_tx_dc入力へのパス、または IP のxgmii_rx_dc出力へのパスに誤って制約が生じる可能性があります。この問題は、タイミング・アナライザーでタイミング違反が報告されていない場合でも発生する可能性があります。

    この問題の影響を受けているのは、次のクロッキング・トポロジーを備えた Intellectual Property (IP) の実装のみです。

    • IP のxgmii_tx_dcポートを駆動するロジックまたは MAC を供給する IP のxgmii_tx_clkポートとクロックは、どちらも同じ外部生成クロックに接続されています。

    • IP のxgmii_rx_clkポートと、IP のxgmii_rx_dcポートから供給されたロジックを供給するクロックは、どちらも同じ外部生成クロックに接続されています。

    お使いのデザインで上記のクロッキング・トポロジーを使用していて、まだ開発中の場合は、解像度 セクションを参照して修正措置を行ってください。 上記のクロッキング・トポロジーを使用する生産中のデザインについては、以下の手順に従って、デザインにタイミング違反があるかどうかを確認してください。

    1. 元の自動生成された 10GBASE-KR PHY sdc ファイルを参照します:\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10_.sdc.
    2. このファイルの名前を\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10__original.sdc変更します。
    3. 修正された krphy-sdc-to-rename.sdc ファイルを次のリンク (修正 - krphy-sdc-to-rename.sdc)を同じ場所にコピーし、元の .sdc ファイルと同じ名前に名前を変更します (ステップ 2 の変更の前に「altera_xcvr_10gkr_s10_.sdc」の名前)。
    4. プロジェクトのタイミング分析再実行し、違反をチェックします。

    注: IP を再生成すると自動生成される .sdc ファイルは over 分になります。IP を再生成する場合は、これらの手順を繰り返す必要があります。

    解決方法

     

    デザインに影響があり、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.3 またはバージョン 21.2 を使用している場合は、以下のリストから関連パッチを ダウンロード して インストール します。

    注: このパッチを有効にするには、パッチをインストールした後で 10GBASE-KR PHY IP コアを再生成する必要があります。

    Prime 開発ソフトウェア・プロ・エディションのバージョン 20.1、20.2、20.4、または 21.1 インテル® Quartus®を使用している場合は、ソフトウェア・パッチ v21.2 に アップグレード して Patch 0.07 をインストールしてください。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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