記事 ID: 000086334 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/06/30

機能シミュレーション中に、Stratix IV scfifo および dcfifo 出力レジスターが sclr の弩贅の間にクリアされるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • FIFO インテル® FPGA IP
  • シミュレーション、デバッグ、検証
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® IV scfifo および dcfifo シミュレーション・モデルの問題により、sclr 入力の処理中に出力レジスターが誤ってクリアされます。


    解決方法

    ハードウェアおよびゲートレベルのシミュレーションでは、出力レジスターは以前の値を保持します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® IV FPGA

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