記事 ID: 000086323 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/13

Quartus® II ソフトウェアでは、Cyclone® IV GX デバイスの PCI Express インターフェイスのcore_clk_outタイミング制約が無視される理由です。

環境

  • 汎用コンポーネント
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 9.1 SP1 以前の問題により、Cyclone® IV GX デバイスでは、自動生成される core_clk_out SDC 制約が正しく行われ、分析および Sythesis ステージで以下の警告が生成されます。

    警告: 割り当てを無視する: create_clock -name {core_clk_out} -period 8.000 -waveform { 0.000 4.000 } [get_nets {*altpcie_hip_pipen1b_inst|core_clk_out~clkctrl}]
    警告: 引数<ターゲット>は空のコレクションです

    この問題を回避するには、 < バリエーション名>.sdc ファイルのcore_clk_out SDC 制約を次に変更します。
    create_clock -name {core_clk_out} -period 8.000 [get_nets *altpcie_hip_pipen1b_inst|core_clk_out*]

    解決方法

    この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定はありません。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® IV GX FPGA

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