制御およびステータス・レジスター (CSR) インターフェイスが有効になっている DDR2 SDRAM および DDR3 SDRAM UniPHY ベースのコントローラー・バージョン 11.0 では、Avalon・バスが Modelsim* シミュレーションでロックアップします。Avalon読み取り / 書き込みトランザクションの後、WAITRE DIFFERENTIAL シグナルは high を主張し、Avalonバス上で他の読み書きトランザクションを許可せず、無期限に表明されます。
問題はalt_mem_ddrx_csr.v ファイルです。ファイル内にバス幅の不一致があり、特定のコンフィグレーション・ポートに未接続ビットが生じます。
回避策は、添付バージョンの alt_mem_ddrx_csr.v ファイルをダウンロードし、次のディレクトリーにある 4 つのインスタンスを上書きすることです。
corename/
corename_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/ シミュレーション /コア名_example_sim / サブモジュール
corename_example_design/example_project/corename_サンプル / サブモジュール
この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。
以下のリンクから Verilog ファイルをダウンロードします。
回避策は、添付バージョンの alt_mem_ddrx_csr.v ファイルをダウンロードし、次のディレクトリーにある 4 つのインスタンスを上書きすることです。
corename/
corename_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design / シミュレーション /コア名_example_sim / サブモジュール
corename_example_design / example_project /corename_サンプル / サブモジュール
この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。
以下のリンクから Verilog ファイルをダウンロードします。
alt_mem_ddrx_csr.v (Verilog)