ARID、AWID、WID、RID、BID 信号は、HPS-FPGA ブリッジ (HPS-to_FPGA ブリッジまたは Lightweight HPS-to-FPGA ブリッジのいずれか) によって行われる特定のメモリーアクセスのマスターとルーティングを示します。
Arria®V および Cyclone®V SoC デバイスの場合、L3 インターコネクトから出力される AXI ID は、次のフィールドで構成される 12 ビットのベクトルです。
ID[12]: インターコネクト ID, IID
ID[11:3]: 仮想 ID、VID
ID[2:0]: スレーブ・インターコネクト ID、SIID
VID はトランザクションの受信元のマスターから受信され、IID と SIID は次に示すように L3 インターコネクトによって割り当てられます。
マスター | IID (xxID[12]) | SIID (xxID[2:0]) |
Mpu | 1b0 | 3b010 |
Dma | 1b0 | 3b001 |
Dap | 1b0 | 3b100 |
FPGA2HPS | 1b0 | 3b000 |
Dma | 1b0 | 3b001 |
EMAC0 | 1b1 | 3b001 |
EMAC1 | 1b1 | 3b010 |
USB0 | 1b1 | 3b011 |
Nand | 1b1 | 3b100 |
Tmc | 1b1 | 3b000 |
SD/MMC | 1b1 | 3b101 |
USB1 | 1b1 | 3b110 |
8 ビット VID は、L3 インターコネクトにトランザクションを送信したマスターによって設定されます。
MPU マスターの VID は、ARM® 情報センターのウェブサイトから入手可能な AMBA® レベル 2 キャッシュ・コントローラー L2C-310 リビジョン r3p0 テクニカル・リファレンス・マニュアルに従って設定されます http://infocenter.arm.com。
FPGA2HPS マスターの VID は、8 ビット AXI ID 入力から FPGA2HPS ブリッジに送られます。
DMA マスターの VID には、ARM CoreLink DMA-330 リビジョン r1p1 テクニカル リファレンス マニュアルに従って、ビット 7:4 が 0、ビット 3:0 が設定されています。
EMAC0 および EMAC1 マスターの VID は、Rx DMA アクセスでは 8h00、Tx DMA アクセスでは 8h01 に設定されます。
USB0、USB1、TMC、DAP、NAND、SDMMC マスターでは、VID は常に 0 に設定されます。
この情報は、各デバイス・ハンドブックのバージョン 16.1 以降に含まれています。