記事 ID: 000086299 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/09

Quartus® II 合成は Verilog HDL のイベント・コントロールをサポートしていますか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

いいえ、Quartus® II インテグレーテッド合成は Verilog HDL のイベント制御をサポートしていません。例えば、以下のコードは 1 つのレジスターのみを合成しますが、Quartus® II 合成ではエラーが発生しません。

module lab0_uart(
    input clk_i,
    input rx_i,
    output reg tx_o
    );

always @(posedge clk_i) begin
    tx_o <= repeat(2000) @(posedge clk_i) rx_i;
    end
endmodule

解決方法

この現象を回避するために、Verilog HDL でイベント・コントロールを使用しないでください。

この構文がサポートされていないというエラーは、今後リリースされる Quartus® II ソフトウェアに追加される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。