詳細
インテル® FPGA SDK for OpenCL™ 17.0 BSP フローでは、ベースシードがタイミングを満たしているにもかかわらず、インポート・コンパイル中に BSP でタイミングエラーが発生する場合があります。これは誤ったエラーであり、インポート・コンパイル中に SDC 制約が適用される順序のため、ベースコンパイルの制約の一部が無視されるために表示されます。
解決方法
ユーザーはコメントアウトするか、top.qsf ファイルの次の行を削除する必要があります。
# ベースリビジョンコンパイル SDC 制約のみ
base.sdc SDC_FILE set_global_assignment -name
top.sdc SDC_FILE -disable -name set_global_assignment
set_global_assignment -disable -name SDC_FILE top_post.sdc
QSF ファイルを変更した後で、別のインポート・コンパイルを実行する必要があります。
aoc --board .cl
この問題は、インテル® FPGA SDK for OpenCL™ の今後のリリースで修正される予定です。