記事 ID: 000086282 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/05/31

SOC デザインでデータ・コヒーレンシーのエラーが発生する原因について

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    4.10 より前の linux-socfpga カーネルにおける CoreLink™ レベル 2 キャッシュ・コントローラー L2C-310 のデフォルト構成に問題があるため、データ・コヒーレンシーのエラーが発生することがあります。

    4.10 より前の Linux-socfpga カーネルの場合、L2C-310 キャッシュ・コントローラーにはShared 属性の上書き有効化ビットが OFF に設定されています。

    これにより、コントローラーは MPU コアまたは ACP ポートからの一部の非キャッシュ可能アクセスをキャッシュ可能な非割り当てアクセスに最適化し、コヒーレンシー・ポイントを SDRAM から L2 キャッシュに移動します。

    コヒーレンシーの変化は、マスターが L3 または FPGA2SDRAM ブリッジを介して SDRAM にアクセスする場合に問題を引き起こす可能性があります。

    リファレンス: CoreLink™ レベル 2 キャッシュ・コントローラー L2C-310、リビジョン: r3p3 テクニカル・リファレンス・マニュアル(ARM DDI 0246H (ID080112)): セクション 2.3.2 共有可能な属性。

     

    解決方法

    補助制御レジスター・ビット [22] 共有属性上書き有効ビット を ON に設定することを推奨します。   この設定は L2 キャッシュ・コントローラーの最適化を無効にします。

    この問題は、最新バージョンの linux-socfpga および you-boot-socfpga バージョンで修正https://github.com/altera-opensource/

    関連製品

    本記事の適用対象: 6 製品

    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
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