記事 ID: 000086254 コンテンツタイプ: エラーメッセージ 最終改訂日: 2019/05/13

内部エラー: サブシステム: CCLK、ファイル: /quartus/periph/cclk/cclk_gen7_fpp_design_manager.cpp、ライン: 529

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 以前の問題により、ALTCLKCTRL インテル® FPGA IPの複数インスタンスでインテル® Stratix® 10 FPGAデザインをコンパイルする際、フィッタープランのステージでこの内部エラーが発生する可能性があります。このエラーは、クロックゲート機能が有効になっていて、単一の I/O バンクまたはトランシーバー・タイル内のロジックをドライブしている場合に発生します。

    1 つの I/O バンクまたはトランシーバー・タイル内では、インテル® Stratix® 10 デバイスでサポートされるクロックゲートは 1 つだけです。

     

    解決方法

    このエラーを回避するには、1 つの I/O バンクまたはトランシーバー・タイル内でクロックゲート機能が有効になっているクロック・コントロール・ブロックの数を 1 に減らします。

    この構成は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースでクリアなエラーメッセージが表示される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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