記事 ID: 000086217 コンテンツタイプ: トラブルシューティング 最終改訂日: 2011/11/16

Quartus® II デザイン・アシスタントがクリティカル警告を報告

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

rx_protocol_clkクロックを使用すると、Quartus II デザイン・アシスタントが以下のエラーを報告しました。

“Critical Warning: (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains.”

このクロックは SDC ファイルに制約はありません。

解決方法

SDC ファイルに次の制約を追加します。

set rx_protocol_clk_name "rx_protocol_clk[1]" create_clock -name -period 13.468 -waveform {0.000 6.734} [get_ports ]

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