記事 ID: 000086193 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/04/15

インテル® Quartus® II バージョン 15.0 以降の PCI Express のArria 10 ハード IP のクロックはどこで確認できますか?

環境

  • 動作周波数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Arria® 10 デザインでは、トランシーバー・ガイドラインを厳格に遵守する必要があります。このため、生成されたderive_pll_clocksは削除されました。 altpcied_a10.sdc. このファイルには、以前は次の行が含まれています。

    # derive_pll_clockを使用して、PCIe refclk から派生したすべてのクロックを計算します。
    # derive_pll_clocksと派生clock_uncertaintyのみ
    # プロジェクトで使用されているすべての SDC ファイルに 1 回適用される

    derive_pll_clocks -create_base_clocks
    derive_clock_uncertainty

    解決方法

    上記の行は、ユーザーが作成したトップレベルの SDC に含まれている必要があります。この 2 行を必ず含めてください。

    derive_pll_clocks -create_base_clocks
    derive_clock_uncertainty

    関連製品

    本記事の適用対象: 4 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Arria® 10 SX SoC FPGA
    インテル® Arria® 10 GX FPGA
    インテル® Arria® 10 GT FPGA

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