記事 ID: 000086184 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/15

UniPHY ベースの DDR3 SDRAM IP で「リード DQS トラッキングを有効にする」オプションが Quartus® II ソフトウェアのリリース間で変更されているのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    DDR3 読み取り DQS トラッキングを有効にする オプションの変更は、DDR3 IP 機能の強化と使いやすさが原因です。

    Quartus® II ソフトウェア・バージョン 11.1 SP2 以降、読み取り DQS トラッキングを有効にする オプションは UniPHY DDR3 megawizard から削除されました。このオプションは、必要に応じて自動的に選択され、FPGAデバイスの種類、メモリー・インターフェイス・プロトコル、メモリークロック周波数によって決まります。

    インテル® Quartus® II ソフトウェアの最新バージョンへのアップグレードを強く推奨します。ただし、ここで参照するには、以前の Quartus® II ソフトウェアのリリースで読み取り DQS トラッキングを有効にするパラメーターの概要を示します。

    11.0SP1: [読み取り DQS トラッキングを有効にする] は、PHY 設定 -> Advanced PHY Settings パラメーターの UniPHY DDR3 IP megawizard に初めて表示されました。

    11.1 : バグによりリード DQS トラッキング機能が無効になり、megawizard でグレー表示されています。DDR3 IP で [読み取り DQS トラッキングを有効にする] オプションが選択されているのにグレー表示されている場合、フィッターエラーが発生します。

    リード DQS トラッキングを有効にするには、以下に示すように UniPHY DDR3 IP トップレベル・ファイルを変更して IP を再生成します。

    ラインを見つける

    取得情報:

    に変更します。

    取得情報:

    11.1SP1: 読み取り DQS トラッキングを有効にする機能が再度有効になり、UniPHY DDR3 IP のパラメーターになります

    関連製品

    本記事の適用対象: 14 製品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。