クリティカルな問題
詳細
PIN_AW10のFPGA 100MHz クロック fpga_clk_100 は、インテル® Stratix® 10 SoC ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) バージョン 18.1 以前の LVDS クロックと誤って定義されています。 これにより、このソースからクロックされたロジックのデザインで、予期しない動作を引き起こす可能性があります。
解決方法
この問題を解決するには、アサインメント->Assignment エディターまたは Assignments->Pin プランナー・ツールを使用して、fpga_clk_100の IO 割り当てを LVDS から 1.8V (PIN_AW10) に編集します。
注: デザインが、自動的に作成される LVDS 補完信号 fpga_clk_100(n) で IO 規格をコンパイルされている場合は、1.8V に設定する必要があります。 自動的に作成された LVDS は信号を補完し、自動的に削除されます。
この修正は、インテル Stratix 10 SoC GHRD の今後のバージョンに含まれる予定です。