FPGA経由の HPS イーサネット・インターフェイスのタイミング解析は、デフォルトで無効になっています。 以下の手順に従って、Cyclone® V SoC および Arria® V SoC で有効にすることができます。
インテル® Quartus® Quartus® Prime 開発ソフトウェア・スタンダード・エディションの HPS イーサネット・インターフェイスでタイミング分析を有効にするにはFPGAプロジェクトの Quartus 設定ファイル (.qsf) に次のグローバル割り当てを追加します。
set_global_assignment -name ENABLE_HPS_INTERNAL_TIMING ON
ノート:
- ユーザーは、FPGA上の外部インターフェイスに制約を確実に設定する必要があります。
- 制約のある RGMI Iinterfaces の詳細については、以下を参照してください: https://www.altera.com/support/support-resources/design-examples/intellectual-property/exm-tse-rgmii-phy.html
- このグローバル割り当ては、Rocketboards.org の RGMII および SGMII の例で使用されている quartus.ini 変数を置き換えます Rocketboards.org
- インテル® Quartus® II ソフトウェア・バージョン 15.1 QSYS から、HPS EMAC の制約をファブリック・インターフェイスFPGA追加します。
この情報は、Cyclone V SoC および Arria V SoC テクニカル・リファレンス・マニュアルの今後のリリースに含まれる予定です。