記事 ID: 000086168 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2017/08/30

FPGA経由で HPS イーサネット・インターフェイスのタイミング解析を有効にする方法

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    FPGA経由の HPS イーサネット・インターフェイスのタイミング解析は、デフォルトで無効になっています。 以下の手順に従って、Cyclone® V SoC および Arria® V SoC で有効にすることができます。

     

    解決方法

    インテル® Quartus® Quartus® Prime 開発ソフトウェア・スタンダード・エディションの HPS イーサネット・インターフェイスでタイミング分析を有効にするにはFPGAプロジェクトの Quartus 設定ファイル (.qsf) に次のグローバル割り当てを追加します。

    set_global_assignment -name ENABLE_HPS_INTERNAL_TIMING ON

    ノート:

    • ユーザーは、FPGA上の外部インターフェイスに制約を確実に設定する必要があります。
    • このグローバル割り当ては、Rocketboards.org の RGMII および SGMII の例で使用されている quartus.ini 変数を置き換えます Rocketboards.org
    • インテル® Quartus® II ソフトウェア・バージョン 15.1 QSYS から、HPS EMAC の制約をファブリック・インターフェイスFPGA追加します。

    この情報は、Cyclone V SoC および Arria V SoC テクニカル・リファレンス・マニュアルの今後のリリースに含まれる予定です。

    関連製品

    本記事の適用対象: 5 製品

    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA

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