インテル® Stratix® 10 FPGA および Intel Agilex® 7 シリーズのデバイスではアーキテクチャーがインテル® Hyperflex™ FPGAされているため、シフトレジスタ推論のしきい値が引き上げられます。つまり、以前のテクノロジーではシフトレジスターとして推論されていた RTL ベースのシフトレジスターが、インテル Stratix® 10 FPGA / Intel Agilex® 7 シリーズのデバイスでは推論されない可能性があります。
このスレッショルド引き上げの理由は、より多くのレジスターをハイパーレジスターとしてリタイミングできるようにして、デザイン性能を向上させるためです。
インテル® Stratix® 10 FPGAおよび Intel Agilex® 7 デバイス直列シフトレジスタ推論基準:
デフォルトの要件:
シフトレジスターには、合計で少なくとも69個のレジスタが含まれている必要があります(深さ*幅)
- 初期リタイマー段階の後に、Hyper レジスタ位置にリタイミングされていないレジスタの領域を回復するために、追加の推論段階が行われることに注意してください。
次の割り当てが行われると、必要なレジスタの総数 (深さ * 幅) は 37 に減少します。
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITIONオン
- 初期リタイマー段階の後に、Hyper レジスタ位置にリタイミングされていないレジスタの領域を回復するために、追加の推論段階が行われることに注意してください。
次の両方の割り当てを行うと、必要なレジスタの総数 (深さ * 幅) は 13 に減少します。
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITIONオン
set_global_assignment -name PHYSICAL_SHIFT_REGISTER_INFERENCE=OFF
- シフトレジスタ推論のしきい値を下げると、Hyper Retiming に使用できるレジスターの数が減り、デザインのパフォーマンスに悪影響を与える可能性があることに注意してください。