記事 ID: 000086104 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/03/14

Arria 10 SoC デザインでFPGA IP へのアクセスエラーが発生する原因

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    SoC EDS バージョン 15.1.2 以前のArria® 10 U-Boot ブートローダーでは、reset_assert_all_bridges機能によって誤って有効になっている NOC タイムアウトが発生しています。このタイムアウトは、FPGAの IP の応答が遅い場合に達し、アクセスエラーが発生する場合があります。

    回避 策

    この問題は、次のリリースの SOC EDS で修正される予定です。以前のリリースでこの問題に対処できるパッチがあります :https://github.com/altera-opensource/u-boot-socfpga

    関連製品

    本記事の適用対象: 2 製品

    インテル® Arria® 10 SX SoC FPGA
    インテル® Arria®

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。