記事 ID: 000086072 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/04/21

eSRAM インテル Agilex 7 FPGA® IP が最大パフォーマンス仕様を満たしていないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 19.3 以降の問題により、eSRAM インテル Agilex® 7 FPGA IP がホールド違反のために最大パフォーマンス仕様を満たしていない可能性があります。

    解決方法

    この問題を回避するには、eSRAM IP インスタンスに 「 (* altera_attribute = "-name HYPER_REGISTER_DELAY_CHAIN 100"*) を 追加して、デザインファイルを変更します。

    例えば：

    (* altera_attribute = "-name HYPER_REGISTER_DELAY_CHAIN 100"*) esram esram_inst(
    .esram0_ram_input_clk (clk_500)
    ......

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.2 以降で修正されています。

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    インテル® Agilex™ FPGA & SoC FPGA

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