記事 ID: 000086013 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2013/04/08

回路図デザインから生成された Verilog HDL ファイルのシミュレート方法

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 12.1 SP1 以前の問題により、回路図ブロック・デザイン・ファイル(.bdf)から生成された Verilog HDL ファイルが正しくシミュレートされない場合があります。この問題は、回路図デザインにAltera®プリミティブが含まれている場合に発生します。回路図から生成された Verilog HDL ファイルは、大文字をすべて使用してこれらのプリミティブを参照します。これらのプリミティブの Verilog HDL シミュレーション・ライブラリーは、すべて小文字を使用します。例えば、回路図から生成された Verilog HDL ファイルにはモジュールが含まれます SRFF が、シミュレーション・ライブラリーにはモジュールが含まれています srff 。

    解決方法

    この問題を回避するには、回路図デザインから作成された Verilog HDL ファイルを編集し、Alteraプリミティブへの参照を大文字から小文字に変更します。

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    インテル® プログラマブル・デバイス

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