記事 ID: 000085963 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2014/04/13

Stratix V、Arria V、Cyclone V デバイスの ALTIOVX メガファンクションを使用して動的 I/O 遅延チェーンをプログラムする方法

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

以下の手順に従って、Stratix® V、Arria® V、Cyclone® V デバイスの ALTIOVX メガファンクションを使用して動的 I/O 遅延チェーンをプログラミングします。

各 IOE プログラマブル遅延トランザクションは、io_config_clkenaがアサートされた状態で 40 クロックサイクルを必要とします。LSB は、トランザクションの開始時の最初のビット (io_config_datain[0]) でなければなりません。各デバイスファミリーのビット形式情報は、ALTDQ_DQS2 Megafunction ユーザーガイド (PDF).Stratix V デバイスは表 4-1、Arria V デバイスは表 4-3、Cyclone V デバイスを使用してください。各 IOE プログラマブル遅延は 6 ビット幅です。 予約ビットは 0 に設定する必要があります。io_config_updateは 40番目 のクロックサイクルの後に表明する必要があります。

関連製品

本記事の適用対象: 15 製品

Cyclone® V SX SoC FPGA
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Stratix® V GX FPGA
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