記事 ID: 000085960 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/24

W MODULATOR の Qsys インターコネクト待機は、一部の AXI マスターを恣徊する可能性があります

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Qsys インターコネクトのマスター側は、W DIFFERENTIAL 信号が発生する前に W DIFFERENTIAL 信号を待機します。 エリアを最小化するために AWREADY 信号を表明します。これにより、一部の AXI でエラーが発生する可能性があります。 マスター。

    解決方法

    マスターとインターコネクトの間にパイプライン化された AXI ブリッジを挿入する

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    インテル® プログラマブル・デバイス

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