記事 ID: 000085885 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/25

RAM からデータが追加クロックサイクルで遅延するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.1 の問題により、RAM のデータがクロックサイクルで遅延している可能性があります。この問題は、RAM ブロックタイプが AUTO に設定され、クロックイネーブルが接続され、RAM が MLAB として実装されている場合に発生します。この問題は、インテル® Stratix® 10 個のデバイスにのみ影響します。

    解決方法

    この問題を回避するには、RAM ブロックのタイプを M20K に設定するか、クロックイネーブルを接続しません。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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