インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションおよびスタンダード・エディション・バージョン 17.1 Update 1 以前のバージョンで問題が発生したため、プラットフォーム・デザイナーを使用して生成されたRS232_UART IP をコンパイルすると、この構文エラーが発生する可能性があります。
この問題を回避するには、IP HDL ファイル「\altera_up_avalon_rs232_\synth\altera_up_sync_fifo.v」を編集して scfifo インスタンスのシンタシン・エラーを更新してください。129 行目の末尾にある「」を削除し、133 行目の //synopsys translate_off後に追加します。
オリジナルコード:
scfifo Sync_FIFO
(
入力
.clock (clk)
.sclr (リセット)
.data (write_data)
.wrreq (write_en)
rdreq (read_en)
双方向
出力
empty (fifo_is_empty)
.full (fifo_is_full)
.usedw (words_used)
.q (read_data)
未使用
synopsys translate_off
.aclr ()
.almost_empty ()
.almost_full ()
synopsys translate_on
);
変更されたコード:
scfifo Sync_FIFO
(
入力
.clock (clk)
.sclr (リセット)
.data (write_data)
.wrreq (write_en)
rdreq (read_en)
双方向
出力
空 (fifo_is_empty)
.full (fifo_is_full)
.usedw (words_used)
.q (read_data)
未使用
synopsys translate_off
,
.aclr ()
.almost_empty ()
.almost_full ()
synopsys translate_on
);
この問題は、インテル Quartus Prime 開発ソフトウェア・プロ・エディションおよびスタンダード・エディション・バージョン 18.0 から修正されています。