記事 ID: 000085877 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/04/06

挿入テンプレートの RTL が予想される VHDL/Verilog HDL ファイルに表示されないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 21.1 以前の問題により、テンプレートから RTL を VHDL/Verilog HDL ファイルに挿入すると、そのコンテンツが別の VHDL/Verilog HDL ファイルに移動する場合があります。

    解決方法

    この問題を回避するには、プレビューでテンプレートのコンテンツをコピーし、指定された VHDL/Verilog HDL ファイルに貼り付けます。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 21.2 以降で修正されています。

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