記事 ID: 000085875 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/07/20

デュアルポート RAM インテル® FPGA IPのシミュレーションで、書き込み中の読み取り動作が正しくないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの問題により、新しいデータが期待される場合、読み取り/書き込み中の操作で古いデータ動作が正しくない可能性があります。

この問題は、インテル® Stratix® 10 デバイスおよびインテル Agilexデバイスの場合、以下の構成を備えたデュアルポート RAM インテル® FPGA IP®のシミュレーション動作にのみ影響します。

  • RAM ブロックタイプは MLAB
  • 読み取りアドレスの登録が解除される
解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.3 以降で修正されています。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Agilex™ FPGA & SoC FPGA

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