記事 ID: 000085866 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/09/18

インテル® Stratix® 10 FPGAのプラットフォーム・デザイナーの生成で、エラー「同期クリアオプションまたはクロック・イネーブル・オプションを同時に選択できる」と表示される理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • シフトレジスター (RAM ベース) インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 デバイスの インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 17.1 の問題により、プラットフォーム・デザイナーの世代で上記のシフトレジスター (RAM ベース) IP パラメーター・エディターのエラーメッセージが表示される場合があります。これは、同期クリアポートとクロックイネーブルポートの両方を一緒にインスタンス化しようとしたときに発生しました。

    解決方法

    問題を回避するには、シンクロナス・クリア・ポートまたはクロック・イネーブル・ポートを無効にします。

    この制限は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 18.0 以降で解除されます。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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