記事 ID: 000085859 コンテンツタイプ: エラーメッセージ 最終改訂日: 2011/11/15

Stratix V デバイスのクリティカル警告メッセージ

環境

    インテル® Quartus® II サブスクリプション・エディション
    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

LVDS SERDES メガファンクションを含むデザインをコンパイルする場合 インテル® Quartus® II ソフトウェア・ディスプレイは、Stratix V デバイスを対象としています。 次のような警告メッセージが表示されます。

Critical Warning: DIVCLK port on the PLL is not properly connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER. The output clock port on the PLL must be connected.

この問題は、LVDS を含むすべてのStratix V デザインに影響します。 SERDES メガファンクション

解決方法

回避策はありません。この問題は今後修正される予定です。 3 スピード・イーサネット MegaCore ファンクションの数です。

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。