記事 ID: 000085844 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

第 2 章で既知のエラーがありますか?Cyclone II ハンドブックで II アーキテクチャー Cyclone?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 はい、図 2-12 にエラーが発生しています。CLK[11.8] ピンは、PLL3 および PLL3 にトップクロック制御ブロックを供給します。CLK[15.12] ピンは PLL4 と PLL4 にフィードし、
ボトムクロック・コントロール・ブロック。

この図は、左右のクロック制御ブロックがそれぞれ PLL3 と PLL4 に供給されていることを誤って示しています。以下の図は正しい接続を示しています。

図 2-12。EP2C20 & より大きな PLL、CLK[]、DPCLK[] & クロック制御ブロックの位置

Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations





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Cyclone® II FPGA

                                                
                                                
                                            
                                        
                                    
                                

                            
                        

                        
                    

                

            

        

    








        

    


                        

                    

                

            

        

        













    

        

            

                
            

        

        

            
            
        

    



    





    





    

















    
        
    
    


    
        

            

                
                    
                    

                        
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